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| 實驗箱使用說明 | |||||||||||||||||||||||||||||
GW48EDA系統具備以下特點： （1） 該EDA系統（附圖1-1）設有通用在系統編程下載ASIC器件，可對Lattice 、Xilinx、Altera、Vantis、Atmel和Cypress六大PLD供應商各種isp編程下載方式或現場配置的CPLD/FPGA各系列器件進行識別、實驗或開發。 （2） GW48系統具備對不同芯核電壓（5V、3.3V、1.5V、1.8V）的FPGA/CPLD器件進行實驗、開發和編程下載。 （3） GW48系統采用了“多任務電路結構重配置”設計技術，基于此原理的電路可通過MCU對I/O口進行任意定向設置和控制，實現了目標芯片與實驗輸入/輸出資源能以多種方式形成結構各異的實驗電路的目的，通過單鍵控制，即可自動連接成不同的實驗電路結構，從而解決了自由插線式實驗方式的電磁兼容性及低速等問題，同時也解決了全連接方式的不靈活性。 1.1 實驗電路結構圖 結合附圖1-0，以下對實驗電路結構圖中出現的信號資源符號功能作出一些說明： （1） 附圖1-0a是16進制7段全譯碼器，它有7位輸出，分別接數碼管的7個輸入端：a、b、c、d、e、f和g；它的輸入端為D、C、B、A，D為zui高位，A為zui低位。例如，若輸入的口線為PIO19~16，表示PIO19接D、18接C、17接B、16接A。 （2） 附圖1-0b是高低電平發生器，每按鍵一次，輸出電平由高到低，或由低到高變化一次。 （3） 附圖1-0c是16進制碼發生器，由對應的鍵控制輸出4位2進制構成的1位16進制碼，數的范圍是“0000”~“1111”，每按鍵一次，輸出遞增1。 （4） 直接與7段數碼管相連的連接方式的設置是為了便于對7段顯示譯碼器的設計學習。以附圖1-5（NO.2）為例，如圖所標“PIO46-PIO40接g、f、e、d、c、b、a”表示PIO46、PIO45..PIO40分別與數碼管的7段輸入g、f、e、d、c、b、a相接。 （5） 附圖1-0d是單次脈沖發生器，每按一次鍵，輸出一個脈沖。 （6） 實驗電路結構圖NO.5、NO.、NO.5B和NO.5C是同一種電路結構。 （7） 附圖1-0e是琴鍵式信號發生器，當按下鍵時，輸出為高電平，對應的發光管發亮； 當松開鍵時，輸出為高電平。此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發生器的實驗結構圖是NO.3。
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